0. 目的与范围

本规范约束 DDR5 器件在服务器 / PC / 边缘计算 / SoC 内存控制器中的软件行为：电源与 PMIC 就绪判定、上电与复位初始化、模式寄存器与 MPC 配置、训练流程、读 / 写 / 刷新命令时序、ZQ 与内部校准、ODT 与端接、ECC / CRC / 命令奇偶错误处理、低功耗与复位恢复。凡本文与器件 datasheet 冲突，以 datasheet 为准。

• 统一初始化序列：PMIC 配置并确认 Power Good → RESET_n 低 ≥ tPW_RESET → 释放后等 tXPR → 时钟稳定 → MRW 基础项（BL / CL / WR / RTT_PARK 等）→ ZQCL → 等 tZQINIT → 七类训练 → IDLE，固化一套标准流程。
• 统一寄存器配置：BL / CL / CWL / WR / RTP / RTT / DFE / VREF / DCA / 刷新 / ECC / CRC 全部通过 MRW 或 MPC 写入；上电必须完整写一遍关键寄存器，不允许依赖上电默认值。
• 统一训练口径：两个子通道各自独立训练；逐 Byte Lane 独立扫描；VREF 与延时二维搜索；训练失败降频重试，禁止硬编码参数。
• 统一刷新与错误处理：以 tREFI 为节拍并按实测温度切换倍率；业务态优先 REFsb；RFM / ARFM 行锤防护必须启用；ECC / CRC / 奇偶错误有重试、计数告警与降频重训策略。

一句话结论：DDR5 是「双子通道 + 串行命令 + 训练决定存亡」的器件 —— 一次访问只覆盖 32 bit，靠 BL16 凑出 64 B 缓存行；命令全部由 CA 总线在 1~2 个 CK 内串行传输； 没有 PMIC 就绪就初始化、没有 DFE 与内部 VREF 训练、没有 CA 训练的采样点、没有按温度缩短的 tREFI、没有 REFsb 的细粒度调度、没有把片上 ECC 与系统级 ECC 区分开，都会让系统表现为偶发位错甚至完全无法训练。

文档使用说明

• 本文是《DDR5 电路设计指南》的软件配套篇：硬件篇解决「怎么接、怎么供电、PMIC 怎么配、怎么走线、怎么端接」，本文解决「控制器怎么初始化、怎么训练、命令怎么发、时序怎么等、错误怎么处理、热与功耗怎么闭环」。
• 命令码、寄存器位、时序值以 JESD79-5 与目标 datasheet 为准。不同厂商（Micron / Samsung / SK hynix / CXMT）、不同密度、不同速率档存在明显差异，移植前必须逐条核对。
• 文中 C 代码为协议骨架伪代码，演示流程与判断条件，非特定平台可直接编译的完整实现；ddr5_cmd()、now_ns()、pmic_write() 等为平台相关底层。
• 凡标注「典型」「约」的数值均为量级参考，仅用于排程与方案筛选，不能作为失败判据；判据一律取 datasheet 的 max / min。

1 · 器件定位与子通道架构

DDR5 相对 DDR4 是架构级的升级，不是简单的提速：通道被拆成两个独立子通道、命令地址被串行化到 CA 总线、突发长度翻倍到 BL16、Bank 数翻倍到 32、电源调节下沉到模组 PMIC。软件若仍按 DDR4 的单通道模型调度，最多只能拿到一半带宽。

1.1 器件定位与关键参数

1.2 双子通道与地址映射

一个 DIMM 在逻辑上被拆成两个完全独立的 32 bit 子通道（Sub-channel A / B），各有独立的 CK、CA、CS 与数据通路，可并行操作。软件必须显式感知这一结构：

• 一次访问只覆盖 32 bit：为凑出 64 B 缓存行，突发长度加倍到 BL16（16 拍 × 32 bit = 64 B）。「两个子通道 × BL16」才能拼出 128 B。
• 地址映射必须跨子通道交织：让连续地址交替落到 A / B 两个子通道。映射不当 → 带宽直接减半
• 调度器要能并发下发：把 DDR5 当单通道调度的控制器，只能用到一半的并发度。
• 两个子通道分别训练、分别保存结果：一个训练失败不应污染另一个的参数。

1.3 CA 总线与信号分组

DDR5 取消了 RAS# / CAS# / WE# / ACT# 与分立地址引脚，所有命令由 CA 总线在 1 个（1T）或 2 个（2T）CK 周期内串行传输。

2 · 术语与缩写

2.1 命令与寄存器术语

2.2 训练与信号完整性术语

3 · 控制器架构与初始化

DDR5 的初始化比 DDR4 多出电源管理这一层：必须先完成 PMIC 配置并确认 Power Good，才能开始 DRAM 侧的复位与寄存器配置；之后是 ZQCL 与七类训练。任何一步跳过，都可能表现为「常温能跑、高低温死机」。

3.1 分层职责

3.2 上电初始化 16 步

以下为 DDR5 通用初始化骨架，步骤顺序不可调整；具体寄存器编号、位定义与等待门限以目标 datasheet 与主控 MRC 为准：

1. 管理总线就绪：初始化 I²C / I3C，确认 SPD Hub、PMIC、温度传感器在线并可读。
2. 读 SPD 并确定配置：容量、位宽、Rank 数、速率档、PMIC 电压档、RCD / DB 存在性。初始化后需与实际识别结果交叉校验。
3. 配置 PMIC 输出电压：按 SPD 档位写 VDD / VDDQ / VPP（典型 1.1 V / 1.1 V / 1.8 V），并使能各路输出。
4. 等待 Power Good：轮询 PMIC 状态位，确认所有电源轨在容差内（±3% 量级）。PMIC 未就绪 = DDR5 上电无响应头号原因
5. 拉低 RESET_n（并按需处理 TEN），保持 ≥ tPW_RESET（典型 1 µs 量级，工程上建议与冷启动对齐取更长）；其它输入可不确定。
6. RESET_n 释放（拉高），等待 tXPR（典型数百 ns ~ µs 量级）。
7. 启动并稳定 CK：时钟稳定 ≥ 10 ns 或 5 tCK（取大者）后方可发第一条命令；两个子通道各自的 CK 均需稳定。
8. MRW 基础项第一批：突发长度 BL=16、CL、tWR / RTP、驱动强度、RTT_PARK。每条之间满足 tMRD。
9. MRW 基础项第二批：CWL、RTT_WR / RTT_NOM_RD / RTT_NOM_WR、刷新与温度相关项、ECC / CRC 相关项。每条之间满足 tMRD。
10. ZQCL：启动 ZQ 长校准，等待 tZQINIT（典型 1 µs 量级）；校准窗口内通道保持静默，只发 DES。
11. MPC 进入 CA / CS 训练模式 → 逐子通道扫描 CA 延时与 CA VREF → 用 MRS 回读比对确认采样正确 → 退出训练模式。
12. MPC 进入 Write Leveling 模式 → 逐子通道、逐 Byte Lane 对齐 DQS 与 CK → 退出。
13. Read Leveling / DQS 门控训练：确定读方向的门控窗口与逐 Lane 延时。
14. 内部 VREF 训练：逐子通道、逐字节扫描 VREF 与延时的二维空间，取窗口中心。禁止硬编码。
15. DFE 使能 + 系数训练，随后做 DCA（占空比）训练；若平台与颗粒支持，再做 Loopback 训练。
16. 回到正常模式：确认所有训练模式位已清零，进入 IDLE；做一遍读写自检与容量 / 配置校验，然后开放正常访问。

3.3 复位与再初始化

电源稳定的情况下做热复位（不断电）流程如下：

1. 停止所有新访问，等待在途事务完成；所有 Bank 预充电到空闲态。
2. 拉低 RESET_n，保持 ≥ tPW_RESET；其它输入可不确定。
3. 释放 RESET_n，等待 tXPR。
4. 重新执行完整初始化（MRW 批次 → ZQCL → 全部训练），不得省略任何一步。
5. 复位后按需做读写自检；若怀疑硬件状态变化，强制执行一次全量重训。

3.4 初始化伪代码

int ddr5_init(const struct ddr5_cfg *cfg)
{
    int rc;

    /* ---- 阶段 1：电源与模组管理（DDR5 新增） ---- */
    rc = pmic_set_voltage(PMIC_RAIL_VDD,  cfg->vdd_mv);
    if (rc) return DDR5_ERR_PMIC;
    rc = pmic_set_voltage(PMIC_RAIL_VDDQ, cfg->vddq_mv);
    if (rc) return DDR5_ERR_PMIC;
    rc = pmic_set_voltage(PMIC_RAIL_VPP,  cfg->vpp_mv);
    if (rc) return DDR5_ERR_PMIC;

    rc = pmic_wait_power_good(POWER_GOOD_TIMEOUT_MS);   /* 必须等，不能只写不等 */
    if (rc) return DDR5_ERR_PMIC_PG;

    /* ---- 阶段 2：复位与时钟 ---- */
    gpio_set(RESET_N, 0);
    delay_us(T_PW_RESET_US);                 /* ≥ tPW_RESET */
    gpio_set(RESET_N, 1);
    delay_ns(T_XPR_NS);                      /* ≥ tXPR */
    clk_enable_and_wait_stable();            /* ≥ 10 ns 或 5 tCK，A/B 两个子通道 */

    /* ---- 阶段 3：模式寄存器 ---- */
    mrw(MR0, bl_cl_wr_encode(cfg));   wait_tmrd();
    mrw(MR1, drv_rtt_encode(cfg));    wait_tmrd();
    mrw(MR2, cwl_rttwr_encode(cfg));  wait_tmrd();
    mrw(MR3, refresh_encode(cfg));    wait_tmrd();
    mrw(MR4, ecc_crc_encode(cfg));    wait_tmrd();
    mrw(MR5, misc_encode(cfg));       wait_tmod();

    /* ---- 阶段 4：ZQ 长校准 ---- */
    zq(ZQCL);
    wait_ns(T_ZQINIT_NS);                    /* 窗口内只发 DES */

    /* ---- 阶段 5：训练（逐子通道） ---- */
    for (int ch = 0; ch < 2; ch++) {
        rc = train_ca_cs(ch);        if (rc) goto retry_lower_freq;
        rc = train_write_leveling(ch); if (rc) goto retry_lower_freq;
        rc = train_read_leveling(ch);  if (rc) goto retry_lower_freq;
        rc = train_internal_vref(ch);  if (rc) goto retry_lower_freq;
        rc = train_dfe(ch);            if (rc) goto retry_lower_freq;
        rc = train_dca(ch);            if (rc) goto retry_lower_freq;
        train_exit_all_modes(ch);            /* 训练模式位全部清零 */
    }

    /* ---- 阶段 6：校验与开放 ---- */
    rc = verify_capacity_and_config(cfg);
    if (rc) return DDR5_ERR_CAPACITY;
    return DDR5_OK;

retry_lower_freq:
    cfg->speed_bin = lower_bin(cfg->speed_bin);
    if (cfg->speed_bin < MIN_BIN) return DDR5_ERR_TRAIN_FAIL;
    return ddr5_init(cfg);                   /* 降频后完整重来 */
}

4 · 模式寄存器与 MPC 体系

DDR5 的模式寄存器数量显著多于 DDR4，且训练相关设置被分散到多个 MR 与 MPC（多用途命令）中。软件侧的原则很简单：凡是影响电气行为的项，上电必须显式写一遍；凡是训练模式，进出必须成对且可回读确认。

4.1 寄存器总览与寻址

4.2 MR0 突发长度与 CL

4.3 MR1–MR5 基础项

4.4 训练类 MR

4.5 刷新与温度类 MR

• REFsb 使能：开启后调度器可用同 Bank 刷新替代全 Bank 刷新，显著降低延迟尖峰。
• FGR 比例：Fine Granularity Refresh，把刷新开销摊薄，高温场景优先启用。
• RFM / ARFM：行锤缓解刷新的阈值与使能；由主控维护激活计数或由 DRAM 内部计数触发。
• 温度读出：从 DRAM 的温度 MR 读取，并与 SPD Hub 上的温度传感器（TS）交叉核对，取保守值。
• 热节流阈值与 ALERT_n 事件：配置阈值并使能告警，让温度事件通过 ALERT_n 上送到控制器中断。

4.6 MRW / MRR 准则

• 每次 MRW 之间满足 tMRD；触发内部时序动作的寄存器写后满足 tMOD。
• 寄存器按整寄存器重写，不做「读改写位」的假设；所有 RFU 位写 0。
• 关键配置写完后用 MRR 回读比对，不一致即报错，不静默继续。
• 训练模式进出成对：进入后有超时保护，退出后回读确认模式位清零。
• 改驱动强度、端接、ECC / CRC 等电气相关配置后，必须重新训练。
• 寄存器写入序列集中在一处管理，禁止散落在训练与业务代码中。